Yishin
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| Location | Taipei, Taiwan |
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| Introduction | 2007年底，我加入一間美商 start-up ，他們用 vera 來驗證他們的邏輯設計。我的任務是 video engine 的 design change, 由於沒有人和我交接(前一位負責的工程師在我加入前便離開了)，我只能祈禱我所做的修改不要把原來 OK 的功能改壞了，這時前人留下的 vera pattern 發揮了驚人的把關能力，讓我以前錯誤的觀念 (design 重於 verification) 徹底改變。雖然不久之後我也離開了，新東家用的是 cadence ncsim，verification 的方法是用 verilog ，雖然它也能做 BFM, Monitor, Checker, ... etc. 但功能上畢竟不如之前用的 vera ，於是興起了一個念頭：尋找可用於 cadence ncsim 的驗證環境。我找到了 TRUSS ，它定義了一套完整的邏輯驗證架構，透過 PLI/VPI ，它可以使用 C/C++ 建構驗證程序， 以驗證使用 Verilog 製作的設計；並且它是開放源碼的自由軟體，每個人都可以免費取得並使用它。 我計劃將我的使用心得記錄在 Blog 上， 歡迎討論指教。 |